为什么说芯片制造比芯片设计更难？难在哪个步骤上？

我从事的是芯片制造行业，没有从事芯片设计行业，不敢贸然说芯片设计就比芯片制造简单。

但我知道的是，芯片制造的难，就是难在不断地向物理极限发起挑战，而且你不知道这个物理极限到底在哪里。

不同种类的芯片所面临的物理极限的挑战是不一样的，我们来分类看一下。

先来看3D-NAND芯片。

NAND这个词在外行的看来比较陌生，但实际上离我们并不遥远，我们买的很多固态硬盘的核心存储芯片，就是3D-NAND芯片。

3D NAND芯片的内部结构就像一座住宅大厦，里面有很多的“小房子”（下图中的memory cell），它们就是电荷存储的物理空间。

为什么叫做3D NAND，因为原来的NAND的“小房子”只能盖一层，是平面型的，故而称作2D NAND，而3D NAND可以在垂直方向上叠加“小房子”，是一个立体的结构。

这些“小房子”是基于半导体制造几大基本模块工艺批量制作的。每一个"小房子"的组成，是经过精确设计的导体/半导体/绝缘材料。

国产3D NAND芯片之所以落后，就是在于国产芯片的堆叠层数较低，目前国产芯片最高可以做到64层，而一线大厂，如三星、海力士、镁光等，已经可以做到128层及以上。

叠加的层数越多，工艺制造上遭遇的难度与问题就会越大，电路搭错的几率就会越高。

3D NAND芯片的制造难度在于：在水平方向上，要解决增加图案密度的问题，以增加存储密度；在垂直方向上，又要解决高深宽比（HAR）刻蚀均匀性的问题。

下图展示的就是一道高深宽比刻蚀的缺陷，正常的情况下，dry etch工艺都会呈现出垂直或者梯形的形貌，而随着深宽比的加大，竟然还观察到了中间刻蚀出“胖肚子”的形貌。

这是长江存储与一些科研机构在联合研发过程中遭遇到的一个真实案例。

实际上，在芯片研发与制造过程中，类似的例子数不胜数，新的工艺失效模型永远在颠覆着我们的认知，有的时候甚至会感叹这是一门玄学，我们要做的，就是不断地挑战微观控制的极限。

我们再来说一下逻辑芯片。

我们日常接触的CPU芯片、显卡芯片都隶属于此范畴。

逻辑芯片在器件上要解决的首要问题就是，随着随着摩尔定律的推进以及尺寸的缩小，CMOS器件在某些电性能方面出现了衰退，这就需要新的器件设计。我在另一篇回答中对此有过科普性的讲解，这里就不重复介绍了。

但逻辑芯片不仅仅要解决微电子器件的问题，当尺寸缩小之后，工艺难度也会进一步加大。

比如，为了让尺寸缩小，分辨率更高，光刻工艺会采用浸没式光刻。所谓的浸没式，就是让光源与光刻胶之间使用水来充当光路介质，这就对光刻机台以及工艺提出更高的挑战。

尺寸的缩小不仅仅体现在图案的尺寸上，垂直方向上的薄膜高度的要求也越来越高。在这样的背景下，原子层沉积（ALD）技术被发明出来，这样在薄膜厚度上可以精确地控制到只有几层原子的厚度。

但是，工艺越先进，工艺缺陷与失败的几率也会增加，其原因，用业界术语来说，就是工艺的window在缩小。所谓的window，就是允许的工艺参数浮动的范围。在关键的步骤里，一旦工艺指标跑出了limit，芯片制造失败的风险就会大大增加。因此，越是先进的工艺，就越要保证工艺的稳定性。

而且，也会出现很多很“玄学”的现象。

比如，在先进节点的dry etch工艺中，往往会出现”pitch walking“现象。

pitch walking，是指芯片某一层图案的周期结构并没有按照掩膜版的设计呈现，而是出现了个别线条的挪动，它会导致图案的周期性受到破坏。

上述的例子还仅仅是涉及单一模块工艺，更繁琐的是工艺集成。

芯片的制造上是一个成百上千步的过程，前后步之间相互影响非常大。

这里我做一个比喻，方便大家理解。

假如我要挖一口井，原来的时候，我按照标准工艺去挖井就好了，现在有人说，井下的石头层是一种罕见的类型，特别容易渗水，那挖井的工艺就要做相应的调整。

很多时候，前步出现了工艺调整，后步就要相应地做出调整，而调整多少，怎么调整，带来的是正面影响还是负面影响，往往都是未知的。这就需要不断地进行工艺验证以及新工艺的开发。这就会让芯片研发的周期延长。

而消费者那边，还在苦苦盼望着更先进芯片的上市。殊不知，芯片厂里面数百数千的研发工程师，用尽了他们学到的所有科学知识，消耗了本已残存不多的脑细胞，甚至是放弃了诸如X生活等美好的个人时间，辛苦搬砖。其实工程师比消费者还想让芯片尽快面市。

最后，让我引用李指导的一句话，喊出我们silicon worker的心声：

参考文献列表:

1. Y. Ye, Z. Xia, L. Liu and Z. Huo, 2018 14th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT) 2018, pp. 1-3.
2. Y. M. Yang, S. W. Lim, J. Hong, M. Park, Y. Yang, W. K. Cho, C. Adams, M. Aminpur and C. H. Maeng, 2018 IEEE International Interconnect Technology Conference (IITC) 2018, pp. 79-81.

看到这个问题，我只想说，不可否认芯片制造的确难度很大，但难道芯片设计开发者头发掉的少了吗？我们作为芯片设计最上游自发代表广大芯片设计开发者发声：即便有了EDA，也不存在芯片设计就比芯片制造更容易。

芯片作为现代电子产品的核心部件，一直充当着“大脑”的位置，其技术含量和资金极度密集，生产线动辄数十亿上百亿美金。芯片制造的完整过程包括：芯片设计、晶圆制造、封装、测试等几个主要环节，其中每个环节都是技术和科技的体现。对于芯片来说设计和工艺同样复杂，八十年代EDA技术诞生——芯片自动化设计，使得芯片设计以及超大规模集成电路的难度大为降低，工程师只需将芯片的功能用芯片设计语言描述并输入电脑，再由EDA工具软件将语言编译成逻辑电路，然后再进行调试即可，正如编辑文档需要微软的office，图片编辑需要photoshop一样，芯片开发者利用EDA软件平台来进行电路设计、性能分析到生成芯片电路版图。现在的一块芯片有上百亿个晶体管，不依靠EDA工具，高端芯片设计根本无从下手。你细品，这么浩瀚的工程怎么能靠手动完成呢？

重点是尽管有了EDA也并不代表芯片设计这件事很容易，芯片设计仍然是一个集高精尖于一体的复杂系统工程。

不管是IDM还是fabless，共同的特点是以芯片设计为产业的核心。举个栗子，2018年AMD的处理器改由台积电代工，制程为7nm，英特尔的处理器制程还是14nm，但性能照样压制了AMD，说明芯片设计也是非常关键的鸭。

设计一款芯片，开发者先要明确需求，确定芯片“规范”，定义诸如指令集、功能、输入输出管脚、性能与功耗等关键信息，将电路划分成多个小模块，清晰地描述出对每个模块的要求。然后由“前端”开发者根据每个模块功能设计出“电路”，运用计算机语言建立模型并验证其功能准确无误。“后端”开发者则要根据电路设计出“版图”，将数以亿计的电路按其连接关系，有规律地翻印到一个硅片上。至此，芯片设计才算完成。如此复杂的设计，不能有任何缺陷，否则无法修补，必须从头再来。如果重新设计加工，一般至少需要一年时间，再投入上千万美元的经费，有时候甚至需要上亿。

敲黑板，戴眼镜，既然大家普遍对芯片制造的难度有一定的了解，那这篇回答希望可以让大家对芯片设计的难度也有共同的认知。

第一关，难在架构设计

芯片设计，环节众多，每个环节都面临很多挑战。以相对较为简单的数字集成电路设计为例设计多采用自顶向下设计方式，层层分解后包括：

需求定义：结合外部环境分析、供应链资源、公司自身定位等信息，提出对新一代产品的需求，并进一步考虑产品作用、功能、所需线板数量、使用集成电路类型等，精准定义产品需求。这一环节的难度在于对市场、技术的未来趋势准确判断和对设计人员、制造工厂等自身和产业链情况、能力的充分了解。

功能实现：描述芯片需要实现的目标，通常用硬件描述语言编写。这一环节的难度在于对芯片整体可以达到的性能、功能的把握，既要充分满足目标，又不能超过自身的能力上限。

结构设计：根据芯片的特点，将其划分成接口清晰、相互关系明确、功能相对独立的子模块。这一环节难度在于对芯片结构的熟悉，是否能用尽可能少的模块和尽可能低的标准达到要求。

逻辑综合：开发者将硬件描述语言转换成逻辑电路图。这一环节难度在于需要保证代码的可综合、清晰简洁、可读性，有时还要考虑模块的复用性。

物理实现：将逻辑电路转换成为有物理连接的电路图。这一环节难度在于如何根据制程，使用尽可能少的元件和连线完成从RTL描述到综合库单元之间的映射，得到一个在面积和时序上满足需求的门级网表，并使内部互不干扰。

物理版图：以 GDSII 的文件格式交给晶圆厂，在硅片上做出实际的电路，再进行封装和测试，得到物理芯片。

必须说明的是，芯片设计时，需要考虑许多变量，例如信号干扰、发热分布等，而芯片的物理特性，如磁场、信号干扰，在不同制程下有很大不同，没有数学公式可以直接计算，也没有可套用的经验数据直接填入，只能依靠EDA工具一步一步设计，一步步模拟，不断取舍。每一次模拟之后，如果效果不理想，就要重新设计一次，对团队的智慧、精力、耐心都是极大考验。

第二关，难在验证

芯片验证目标是在芯片制造之前，通过检查、仿真、原型平台等手段反复迭代验证，提前发现系统软硬件功能错误、优化性能和功耗，使设计精准、可靠，且符合最初规划的芯片规格。

它不是在设计完成后再进行的工序，而是贯穿在设计的每一个环节中的重复性行为，可细分为系统级验证、硬件逻辑功能验证、混合信号验证、软件功能验证、物理层验证、时序验证等。

验证很难，首先在验证只能证伪，需要反复考虑可能遇到的问题，以及使用形式化验证等手段来保证正确的概率，非常考验设计人员的经验和智慧。

其次在验证的方法必须尽可能高效。现在的芯片集成了微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)，验证复杂度指数级增长。如何快速、准确、完备、易调试地完成日益复杂的验证，进入流片阶段，是每个芯片设计人员最大的挑战。

最后在验证工具本身。以常见的FPGA硬件仿真验证为例，90年代FPGA验证最多可支持200万门，每门的费用为1美元。如今单位价格虽然大幅下降，随着芯片的复杂程度指数级增长，验证的门数也上升到以千万和亿为计算的规模，总体费用更加惊人。

此外，FPGA本身也是芯片设计的一种。现在大型设计（大于2千万等效ASIC门）需要用多块FPGA互联进行验证，FPGA的设计面对RTL逻辑的分割、多片FPGA之间的互联拓扑结构、I/O分配、布局布线、可观测性等现实要求，这就又给设计环节增加了难度。

第三关，难在流片。

前方高氪金提醒

流片就是试生产，设计完后，由芯片代工厂小批量生产一些，供测试用。它看起来是芯片制造，但实际属于芯片设计行业。

流片技术上不困难，因为芯片设计基于现有工艺，除了少量需要芯片设计企业指导的生产之外，困难在于钱、钱、钱。

流片一次有多贵？先引用 CMP（Circuits Multi-Projets,美国一家非营利性多项目晶圆服务组织）的公开报价吧。

按照这份报价，以业内裸芯（die）面积最小的处理器高通骁龙855为例（尺寸为8.48毫米×8.64毫米，面积为73.27平方毫米），用28纳米制程流片一次的标准价格为499,072.5欧元，也就是近400万元人民币！

然后，芯片设计企业可以拿到什么呢？25个裸芯，平均每个16万元！

更重要的是，流片根本不是一次性的事啊！

流片失败，需要修改后再次流片；流片成功，可能需要继续修改优化，二次改进后再次流片。

每一次都需要至少几百万元。

什么叫做氪金？这才叫做氪金啊！

或许有知友会提出疑问，这是成本上的问题，为什么算在困难上呢？这当然是困难了，世界上最大的困难不就是没钱吗？

之所以在会提到流片费用，是因为许多人在谈及芯片制造困难的时候都会指出，建立一条先进制程芯片产线需要天量资金投入，但通过流片可以看出，其实芯片设计对资金的渴求也同样惊人。

第四关，越来越具有挑战性的设计需求

首先是随着芯片使用场景延伸至AI、云计算、智能汽车、5G等领域，芯片的安全性、可靠性变得前所未有的重要，对芯片设计提出更高、更严格的要求。

其次是随着AI、智能汽车等领域快速发展，带来专用芯片和适应行业需求的全新架构需求，这一全新的课题给芯片设计带来更多新的挑战。

最后是随着硅基芯片根据摩尔定律，在两三年之后将达到1纳米的工艺极限，继续提升性能、降低功耗的重任更多落在芯片设计身上，给芯片设计更大的压力。此外，制程工艺提升也迫切需要芯片设计的指导才能实现，也额外增加了压力。

结案陈词，单纯地去讨论芯片制造和芯片设计哪个更难并没有太大的意义，芯片代表着人类最高的智慧，一块芯片的诞生是由芯片设计与芯片制造两者相辅相成，芯片设计与芯片制造同样困难！就像楼下一位知友说的，非要一较高下，和张飞战岳飞没有什么区别。

作为芯片制造从业者，对于芯片设计不是很了解，所以不好说芯片制造和芯片设计到底哪一个更难。但是，随着制程的进一步缩小，芯片制造的难度确实已经快接近理论极限了。

首先简单介绍一下当前芯片先进制程的发展现状，下图是近些年芯片制程的发展图，Intel 曾一度处于业内领头羊地位，引领半导体先进制程的发展，但是从14nm 到10nm 制程时遇到了很多麻烦，一度处于难产状态。Intel在10nm 量产后又迟迟难以进一步推进，目前7nm 量产还没有一个确定的日期, 虽然Intel 的10nm工艺有着比竞争对手更高的晶体管密度。

我们再来看看竞争对手，目前拥有最先进制程的厂商无疑非台积电 （tsmc）莫属，台积电在2018年最早实现了7nm 制程的突破并量产， 而5nm 制程工艺也已指日可待，预计在2020年实现量产。

紧随其后的是三星，在台积电之后也成功实现了7nm 制程的量产，所不同的是，三星提前使用了EUV光刻技术来进行7nm 工艺，而台积电则把EUV留到了5nm 以后的制程。但是，相对而言，三星的7nm 工艺不如台积电的7nm 工艺，台积电也因此在7nm 制程工艺上斩获了大量的订单。

而曾今从AMD分离的半导体大厂格罗方德则干脆直接放弃了7nm工艺的研发，表示玩不起了。

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另外就算有再强的研发实力和经济实力，也不表示这个游戏可以一直玩下去，详细内容可以参考以下话题，目前的制程工艺已经在逼近理论极限。

我们再回到这个问题本身上来，半导体制造的难度最主要是制程的实现，半导体厂商之间的竞争也体现在先进制程的突破上。以下将从制程和其他几个方面作简单介绍：

(1) 先进制程

半导体工艺制程的实现需要很多的工艺相互配合，主要的有光刻工艺，蚀刻工艺，金属工艺，化学气相沉积工艺，离子注入工艺等。由于芯片的制造过程中所有的图形都是有光刻工艺决定的，而其他工艺只是在光刻工艺制作出的模板上进一步加工，因此直接决定制程的就是光刻工艺。光刻工艺的精度又是由光刻机的光学分辨率决定：

顶尖光刻机邻域荷兰ASML公司一家独大，每一次制程的进步和新型光刻机的推出都是密不可分的。最新的7nm 制程工艺的量产就得益于 ASML EUV 光刻机的成功研制，实际上由于大功率EUV光源实现困难，EUV光刻机只到2018年才正式进入量产, 而不是上图计划中的2010年左右。

光刻机除了对分辨率的要求以外，对于对准(Overlay)有更高的要求，比如上图中最新的EUV 光刻机对准的误差是1.4nm, 并且达到这一水平还需要在高速状态下实现，有一个说法是：

“相当于两架大飞机从起飞到降落，始终齐头并进。一架飞机上伸出一把刀，在另一架飞机的米粒上刻字，不能刻坏了。”

实际上这个说法并不夸张，只有在这种精度级别上才能实现目前所需的制程。

当然，光刻工艺精度的提高，对其他蚀刻等工艺也会提出更高的要求，只有所有的工艺都能够完美的配合时，才能实现新一代制程的导入。

(2) 工艺流程

半导体工艺类型只有我上面提到的不到10个（光刻，蚀刻，化学气相沉积等），但是实际上由于芯片的制备是一层一层的加工制造，并且制程越先进，晶体管密度越大，相应的所需要的层数也越多，因此需要各种类型的工艺反复的进行加工。芯片从晶圆开始加工到结束可能需要300道以上的工序，而任何一道工序稍有失误就可能导致大量的芯片报废。并且很多工艺都是没有挽救余地的，中间只要有一个工艺发生偏差就只能报废处理，还有很多时候很小的偏差只有等到芯片制造完成进行电性能测试的时候才能发现，这样造成的损失就更加庞大。

因此在整个工艺流程中，设备的状态，工艺参数，材料的供应，环境因素等等都可能导致严重的后果，例如台积电最近的两次事故，

对于台积电这种具有丰富经验的先进制程半导体厂商都难以预防，那些新建立的芯片制造厂商可能交学费都要交到破产了。

(3) 生产运营

建立一条先进制程芯片产线需要大量的资金投入，而维持一条先进制程产线本身也需要大量的资金投入，因此需要保证产线尽可能满负荷运营才能实现有竞争力的盈利。所以需要保证有充足的订单，要想拿到订单又需要有领先的制程技术，领先的制程技术又需要大量的研发经费, 很多半导体厂商玩不起就玩不下去了。

生产运营包含提高良品率，提高生产效率，节约成本，事故预防等等，所以芯片制造不只是制造出来就可以，还需要以尽可能低的成本制造出来。

暂时想到的就这么多，以后有时间再补充。

最后上一个华为Mate20广告，广告中突出介绍7nm 制程工艺，69亿颗晶体管，其实这完全是台积电的工艺技术，和华为没有半毛钱关系，所以看看这个宣传大概能体会下芯片设计和芯片制造的关系。

首先谈谈技术装备侧：用最简单的篇幅先说一下光刻原理吧，而后再谈光刻装备，会容易理解。

光刻的原理，是通过在晶圆片上涂沫光刻胶/ 光阻剂（液态的光敏材料，主要是感光树脂材料），需要bake后干燥成胶膜，再把UV紫外光透过Mask（掩膜/光罩）照射到这个涂抹光刻胶的晶圆上（就是投影），掩膜上印着预先设计好的二维的IC电路通道图案；光刻过程中曝光在紫外光线下的光刻胶发生 光化学反应变质了；完成这个曝光后，用配套的显影液通过化学方法泡洗去已经曝光的光刻胶（如碱性的TMAH显影溶液），光化学反应后，没有被UV照射的部分则不会被泡洗掉，因为未被UV曝光的光刻胶与显影液不发生反应，这个过程留下的二维平面的沟槽图案与mask上一致。烘干后，暴露出胶下面的材料，这部分材料再在氟化酸的刻蚀溶液或是惰性刻蚀气体下被刻蚀掉，因为光刻胶不会和酸液反应，这一步是把没有光刻胶覆盖的材料刻蚀掉，而有胶遮盖的部分不受影响，腐蚀溶解掉暴露出的晶圆部分，剩下的光刻胶保护着不应该蚀刻的部分。这个蚀刻过程完成后，需要清除全部光刻胶，且去污去油泥，加入有机溶剂（弱酸弱碱性的去离子水），在超声机里振荡，类似眼镜店的洗眼镜机器。………当然了，这些工序还远未结束，还需要掺杂填充金属物质作为导线，......然后如上，需要反复再多做几层结构，做好并校验与掩模一致后，才能切割和封装。—— 【此外，光刻的下一道工序可以是刻蚀也可以是离子注入ion implantation；倘若在做离子注入时，有 光刻胶保护的地方， 离子束无法穿透光刻胶；在没有光刻胶的地方离子束才能被注入到衬底中实现掺杂。所以用在 离子注入工艺的光刻胶也要能有效地阻挡离子束。集成电路前道制程中有许多 光刻层之后的工艺是离子注入，这些就是离子注入光刻层，离子注入完成后，晶圆表面的光刻胶需要清除掉，清除离子注入后的光刻胶也是光刻工艺的大难点，要干净彻底去除衬底上的胶，同时尽量避免衬底损伤表面，特别是离子注入区域（即没有光刻胶的区域），又要避免对器件（如栅极的金属）造成伤害。】

中间所经过的每道工序，都是纳米级的精度，传统制造业无法与先进半导体制造的精密性相对比。

荷兰ASML是极紫外光光刻装备的领军企业，可以回看当年各种跨越193nm的技术方案，很多公司是左右下注的，只有英特尔坚定地选了EUV极紫外光，而且让它最终成为了现实。

光刻领域的先发优势明显，是赢家通吃的生态，新产品总是需要至少1-3年时间由前后道多家厂商通力磨合。别人比你早量产就比你多了时间去改善问题和提高良率。

光刻机就像印钞机，材料成本可以忽略不计，而时间就像金子一样珍贵。

EUV算是软X光，穿透物体时散射吸收都非常厉害，这使得光刻机需要非常非常强的光源，这个难度是巨大的。连空气都能吸收EUV，所以机器内部还得做成真空的。传统光刻用的很多透镜因为会吸收X光要换成反射镜，据说193nm的最新光刻机里镜头加起来就有一吨重，而这些技术都用不上了。由于光刻精度是几纳米，EUV对光的集中度要求极高，相当于拿个手电照到月球光斑不超过一枚硬币。反射要求的镜子要求长30cm起伏不到0.3nm，这相当于是北京到上海做根铁轨起伏不超过1毫米。

所以，EUV不仅是顶级科学成果，也是顶级折精密制造成就。

需要强调的是，在半导体制造中，光刻只是其中的一个环节，另外还有无数先进科技用于前后道工艺。

其次，再说一下芯片制造领域的商业模式，这些模式的变革促使芯片制造业要求更高的制程工艺和材料科学的迭代，已经不是单纯的IC设计所能够涵盖的科学范畴，已经超越了微观电子学的范畴，而更多覆盖了光学、材料学等：

近些年，出现垂直分工模式的芯片制造模式的根本原因，首先是半导体制造业具有规模经济性特征，适合大规模生产。随着制造工艺的进步和晶圆尺寸的增大，单位面积上能够容纳的IC 数量剧增，成品率显著提高。企业扩大生产规模会降低单位产品的成本，提高企业竞争力。其次半导体产业所需的投资十分巨大，沉没成本高。一般而言，一条8英寸生产线需要8亿美元投资，一条12英寸生产线需要12～15亿美元的投资，而且每年的运行保养、设备更新与新技术开发等成本占总投资的20%。这意味着除了少数实力强大的IDM厂商有能力扩张外，其他的厂商根本无力扩张。由于IC制造前期投入资金量较大，固定成本较高，如果一条生产线建立后不能进行大量生产则无法收回成本。因此出现了IC设计与IC代工制造业的商业模式分化。

由于Foundry（代工厂）的模式所限，它只负责制造、封装或测试的其中一个环节；不负责芯片设计；可以同时为多家设计公司提供服务，但是，又受制于公司间的竞争关系。如前文所述，同时，Foundry是有产业周期风险的，它投资规模大，维持生产线正常运作费用较高；需要持续投入维持工艺水平，一旦落后追赶难度较大。

因此，作为TSMC，升级迭代产线、扩容新产能的投入都是极庞大的，需要提前绑定一到几家一线的Fabless/IDM，并推销自己新产线、新制程工艺、新材料；后者要评估和权衡是否将自己下一代半导体产品投放到这些新产品新工艺新材料中去，如果成功，势必获得先发优势，降成本，提效能，创经济，优化了摩尔定律；如果产线存在缺陷而导致失败，则也要承担机会损失和经济损失。出于这一考虑，Foundry往往会释放一些优惠，来吸引一线IDM/Fabless，譬如第一次流片免费、提前预留产能等等，当然也有条件，就是只能寻找那些有突破性技术成果的IDM/Fabless合作，因为只有更优的IC设计，才值得高溢价，才值得使用更新的装备和制程。

因此，说回华为，TSMC可不想失去华为这个稳定客户，华为有突破性的IC设计，有大批次的代工需求和流通量，使得TSMC更愿意提供免费流片优惠和产能预留。只有华为这样的大批次、高技术客户，才会使TSMC的前期工厂投资能够收回回报。TSMC不会因为美国的禁令而放弃华为，华为在TSMC的客户名单中，是不可替代的。

因此，从基础科学范畴、产业技术迭代、商业模式上，芯片制造的复杂度更高于芯片设计；但这里指的是复杂度。

相比设计，制造有几点无法逾越的鸿沟，包括：

• 先进工艺逼近物理极限，短沟道效应和量子遂穿效应无法克服
• 先进工艺的的研发资金随着制程的提升呈指数上升，制造是重资产行业，一条先进工艺产线建设资金以十亿计，一般玩不起
• 制造的工序步骤繁杂，环境要求极高
• 制造的配套设备都是高精尖仪器，没有高端设备的支撑，就无法制造出先进工艺的芯片
• ......

举两个例子：

一是在制作晶圆的时候，要进行硅提纯。首先将沙石原料放入一个电弧炉中，在高温下发生还原反应得到冶金级硅，然后将粉碎的冶金级硅与气态的氯化氢反应，生成液态的硅烷，最后通过蒸馏和化学还原工艺，得到了高纯度的单晶硅，其纯度要达到99.999999999%，即11个9，才符合晶圆制作的标准。作为对比，市面上所宣传的999或9999足金首饰，在晶圆级别的硅面前，杂质还是太多了。

第二个细节是薄薄的高端芯片中，居然有上百层电路。在晶圆上经过一次 镀膜、涂胶、曝光、显影、除胶等步骤，便可形成一层电路。如果把一层电路比作一层楼，那么芯片内部到处都是摩天大楼，颇为壮观！只不过芯片内部的“大楼”层高只有几纳米，如下图所示。

以FinFET 工艺技术为例，其前段工艺流程如下：

以上只是FinFET前段工艺简述，实际工程中所面临的复杂问题要比理论多得多。

当然，芯片设计也并不简单。很多人认为，国内的芯片设计已经比较强了，被卡脖子的又不是设计，而是制造，所以没必要再发展设计，而是专注于把资金和人才转向制造端。其实不然，半导体产业链是相互依存相互促进的，设计公司的繁荣才会催生更多的制造需求，制造公司盈利才能持续投入资金研发新工艺。

还有一个误区就是芯片设计不难，一千多年前，诗人李白创作了豪放洒脱、气势磅礴的《蜀道难》，并发出了“蜀道难，难于上青天”的感慨。从长安到巴蜀之地，要穿越秦岭和大巴山，山高谷深，道路崎岖，极为艰险！我虽没有李白“笔落惊风雨，诗成泣鬼神”般的才华，但想借用李白的诗句来表达芯片设计之难，从某种角度来说，芯片设计是真的“难于上青天”！

难点之一——设计具有竞争力的高性能芯片

以个人计算机中的CPU为例，其全球市场几乎被AMD和英特尔瓜分。在消费电子领域，高性能就是绝对的竞争力，这在AMD和英特尔几十年的竞争历史上得到了完美的证明。一方的性能如果能全面超越另一方，那么其市场占有率就会发生明显的变化。

比如，AMD在2003年推出的基于K8微架构的64位速龙处理器，因其强悍的性能成为高端游戏玩家的主流配置。其市场份额也在逐年攀升，甚至在桌面CPU领域的市占率一度超过英特尔，但随后英特尔凭借酷睿CPU重新夺回市场。

AMD和英特尔之间的竞争如“神仙打架”一般，鲜有第三家公司能挤进这个领域。这是因为AMD和英特尔拥有最优秀的架构师，架构设计思想经过多年的市场验证及迭代，始终走在领域的最前沿。

从前端设计的角度看，顶级芯片设计公司在芯片性能（Performance）、功耗（Power）、面积（Area）方面都做到了极致，后来者恐怕难以望其项背！

难点之二——为芯片设计新功能

业内的多数芯片都有着成熟的设计方案，并且新产品都是基于上一代项目的迭代而诞生的，芯片设计过程相对容易。如果为了解决一个新的问题或者适应新的使用场景，从头开始设计一款芯片，那么难度会直线上升。

首先要考虑如何设计架构，实现新的功能；其次要考虑如何用硬件描述语言实现架构师的想法，以及如何在有限的硬件资源条件下尽可能提高性能。这些问题都非常考验工程师的技术实力。

难点之三——芯片验证

事实上，验证工程师承受着非常大的压力，因为面对功能复杂的芯片，保证覆盖率达标是一件非常困难的事情。在流片之后，如果芯片没有成功点亮，验证工程师也会挺身而出，与硅后工程师一起完成芯片的调试工作。在实际的芯片项目中，找到芯片设计中一个相对隐晦的错误并不容易。

难点之四——可测性设计和测试

在可测性设计中，业界通常要求固定型故障的测试覆盖率要达到99%或者99.5%，甚至更高。在超大规模的芯片中，逻辑设计极为复杂，逻辑深度大，很多电路难以被控制和观测，尽管有EDA工具作为辅助，但要达到目标并不容易。

在我初入职场时，公司领导曾给我讲了一个故事：多年之前，一位工程师在芯片测试阶段遇到了一个棘手的问题，耗费一个月的时间仍没有任何进展，在巨大的压力和挫败感下，这位工程师趴在测试机上痛哭，让人颇为唏嘘。

抛开技术不谈，芯片设计也需要投入大量资金（虽不及制造，但远甚互联网），流片费用高昂，是一个名副其实的“烧钱”的行业。如果没有资金注入，就好比“巧妇难为无米之炊”，寸步难行。

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难在钱这个步骤上

巨量资金搞设计，天量资金做制造

台积电目前正在台湾建设的3nm芯片工厂，总投资高达1100亿元人民币。要知道我们国家集成电路产业投资基金第一期总额也仅为1387亿，而且投在了70+个项目上，与台积电的一个项目怒砸1100亿相去甚远。

世界第3、4晶圆代工厂格芯和联电因为投资规模太大主动退出7nm制程研发。目前也只有台积电和三星由于财大气粗继续着尖端烧钱的先进制程研发。

此行业的进入壁垒极高，而且进入壁垒在一直拔高，终有一天会成为绝境长城。

判断难不难只要看解决一个问题要花多少能量，简单说就是花多少钱就可以了。为什么FABLESS公司这么多，因为它们的资金门槛低，输赢关键在创意而不是靠设计本身。但是FAB就不一样了，要挑战物理极限不砸大钱是不行的，无论是设备，制程还是系统控制都是用了人类现阶段能工程化的最高科技才做到了现在这个地步的，你说哪个更难呢？

谢邀。

作为一枚模拟IC designer，深感芯片设计不比芯片制造容易啊。高性能AD/DA，PLL，Serdes，每一个单独模拟IP的设计都有很多著作，而且目前每年仍然在ISSCC/JSSC/VLSI/TCAS等顶级期刊会议上发表高性能论文，性能瓶颈一直困扰着国内外企业学校研究所里面的优秀工程师们，而好的IC设计工程师待遇也是非常高的。

但是关于芯片制造，主要是工艺的持续演进带来的挑战，举个栗子，如果我们一直用火砖去盖房子，难度不会很大，因为建筑师们对火砖的研究已经很透彻，但是工艺进步太快的话，来不及研究清楚新烧出的砖 就要继续盖楼，里面的风险自然就大大的了！

芯片制造就是这样，350nm到如今的7nm，制造芯片的砖变小了50倍，但是呢新工艺研究不够，所以制造出来的芯片更容易失败，或者说制造的时间花更长。更不用说还用同时设计制造先进工艺的机器，真是难上加难！

所以总的来说，虽然IC设计也很难，但是设计方法学迭代的要求没有IC制造工艺迭代要求那么高，所以我们用先进工艺设计好电路，在把数据给foundry后，芯片制造的时间可能比电路时间更长，而且还可能制造失败，但是用老旧的工艺就还好，以上。

主要在钱。

设计100万RMB起，到几个亿。

制造几个亿起，到几百个亿。

可能你会说，芯片太小了，一个针尖大小的面积上就有几千万只晶体管，看见晶体管都非常困难，更不用说在如此微小的空间里做设计了。其实，这不是芯片设计最难的地方，最难的有如下四个。

一是难在人才

芯片设计公司的工程师，大多是一流大学的毕业生，大部分有硕士或者博士学位，待遇优厚。他们既需要受过严格的集成电路设计训练，熟练掌握各种设计和仿真的电子设计自动化（EDA）工具，还需要具备所在领域的知识，比如要懂相关的工业协议、通信协议，或者要懂算法。在国内，芯片设计人才紧缺，尤其是全能型的芯片设计人才特别紧缺。

二是难在团队

小型的芯片可以由少数几个工程师完成，大型的芯片，比如手机主控芯片、计算机中央处理器，则需要上百人甚至更大的团队。除了芯片工程师，芯片设计公司一般还必须有硬件和软件工程师，从电路板设计到软件调试支持客户开发产品。有些芯片，比如手机主控芯片，产品形式虽然看起来只是一个芯片，但软件是其真正价值中更重要的部分。4G/5G 通信协议栈、智能手机的全套应用的设计，需要上千人的软件团队。庞大的软件与硬件工程师队伍的组建与培养对很多有一定规模的芯片设计企业而言不是一件容易的事情，由此可见，华为海思能跻身全球芯片设计企业的前10名是非常了不起的成就。

三是难在周期长、耗资大

一个芯片设计项目的开始，是制订芯片规格，包括对芯片需要具有的功能和需要达到的性能的要求。这是公司管理层和市场部门绞尽脑汁的工作。芯片开发周期长、耗资大，特别是大型芯片的设计验证非常复杂。

芯片的功能要求太多，会增加成本延长开发周期；功能太少又怕影响到很多应用场景的开发，导致市场太小无法收回高昂的开发成本。

大型芯片从设计到流片成功一般至少需要3年，3年中仅仅是团队人员的投资额就需要200亿元，更不用说场地、设备、软件购买等投资。

四是难在对市场的预判

大型芯片的开发往往需要 2—3 年，高科技行业的发展日新月异，芯片公司制定芯片规格时必须对市场有前瞻性。芯片公司的市场工作比销售更重要，因为市场工作则需要看到未来的需求。实际情况是，很多芯片设计公司正是由于对市场预判出现偏差而投资失败。

首先，是造芯片一次投入成本比较高，最基本的机台配置都已经是相当大的支出了，炉管、inplan、黄光、蚀刻、cmp配合上前量后量的量测机台，一层晶体管的铺设都需要经过十几个站点，而目前芯片至少几十层晶体管起步，虽然可以重复利用这些机台，但有些前后制程还是有差异，就必须两台两台机器来做，所以怎么也得上百台机台才能勉强算是个fab吧……而机台蚀刻的造价便宜点可能只要几百万，黄光的就上亿了……

其次，就像是做饭一样，就算你有传说中的厨具，照着菜谱也不一定能做的好吃，个中经验相当重要，大家都知道芯片制造基本流程是啥，但关键的recipe都是各家的机密，都是各家的PE无数日夜的肝出来的。

最后，是机台利用率的问题，fab很难倒掉，不过多赚钱总是好的，利用率是利润的保证。

芯片制造难在投入大，风险高，回报低

起点不一样

在一颗芯片诞生的过程中，光刻是最关键又最复杂的一步。

说最关键，是因为光刻的实质将掩膜版上的芯片电路图转移至硅片，化虚为实。说最复杂，是因为光刻工艺需要经历硅片表面清洗烘干、涂底、旋涂光刻胶、软烘、对准曝光、后烘、显影、硬烘、刻蚀、检测等数十道工序才得以最终完成。

正因如此，集数学、光学、物理、化学等众多学科技术于一身的光刻机，被称之为半导体工业皇冠上的明珠，占据晶圆厂设备投资总额的约25%。

以光刻技术为中心的行业壁垒

以光刻技术为中心衍生出的众多难题确实是全世界范围内业界研究的重点，也构建起比较高的行业壁垒。

第四届国际先进光刻技术研讨会上，来自中国、美国、德国、日本、荷兰等世界各地众多名企、厂商、科研机构、高校的技术专家和学者，共同探讨了光刻领域先进节点的最新技术手段和解决方案，解决方案涵盖范围之广，包括材料、设备、工艺、测量、计算光刻和设计优化等。

先进光刻技术解决方案涵盖范围之广泛与光刻机自身属性密切相关。如果将一台光刻机的系统进行拆分，可以分为光源系统、掩模态系统、自动校准系统、调平调焦测量系统、框架减震系统、环境控制系统、掩模传输系统、投影物镜系统、硅片传输系统、工作台系统、整机控制系统、整机软件系统等，这意味着如果想要让一台光刻机发挥出最大潜能，就需要各个系统保持高性能运转。

而为光刻机提供各个系统组件，本身就存在一定的壁垒。

其他半导体设备

事实上，目前需要用到EUV光刻机这样顶尖工艺的地方只占据芯片制造的一小部分，例如消费电子所需要的7nm、5nm工艺芯片。光刻机是芯片制造的关键，但从整个产业链的角度来说，并非是非EUV光刻机不可。

或许除了EUV光刻机，包括刻蚀机、薄膜设备、测试设备、清洗设备在内的这些在常用制程中都会用到的半导体设备同样值得关注。

尤其是随着晶体管工艺制程的推进，经曝光后的晶体管结构尺寸较大，沉积和刻蚀在制造FinFET 鳍式场效应管中愈发重要。

设备之外，还有对基本原理和极限的理解不足

无论是光刻机设备，还是其他半导体设备，都只不过是半导体产业链的其中一环，解决了设备问题，可能还需要解决设备维护、材料、人才等方面的问题。

因为芯片制造所需要的工序也非常繁复，首先，你必须要有光刻机和蚀刻机，中国有 5nm 蚀刻机，但是光刻机通过双重曝光才达到 10nm ，你只能和荷兰公司买，就是高精尖的芯片制造仪器我们还没有办法制造出来。

这是中国目前制造的坎，至于说芯片制造的繁复工序，需要大量的资金投入，这个国家还是会扶持的，所以企业可以大胆试错。但是没有光刻机就是巧妇难做无米之炊。

这个问题非常现实！

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这个问题可以理解为，一个是写字的人，一个是刻字的人。

当芯片的线宽越来越小时，对两者的能力挑战不是一个数量级的。写的字还是那些字，当然数量可能更多了，但是刻字的人却需要把同样的字用更小的尺寸展现出来，这就类似于微雕了。

而设计者的主要价值在于，这个字好不好看，有没有艺术性，（即芯片的功能强不强大）是在写字的时候（即做掩膜版）就决定的。